Verilog如何实现偶数、奇数、半整数、分数分频以及画电路图用D触发器实现分频

发布时间：2021-12-18 13:36:45 作者：柒染
来源：亿速云阅读：641

# Verilog如何实现偶数、奇数、半整数、分数分频以及画电路图用D触发器实现分频

## 目录
1. [数字分频基础概念](#1-数字分频基础概念)
2. [偶数分频实现](#2-偶数分频实现)
   - [Verilog实现](#verilog实现)
   - [D触发器电路图](#d触发器电路图)
3. [奇数分频实现](#3-奇数分频实现)
   - [Verilog实现](#verilog实现-1)
   - [电路设计要点](#电路设计要点)
4. [半整数分频](#4-半整数分频)
   - [3.5分频案例](#35分频案例)
5. [分数分频](#5-分数分频)
   - [双模前置分频法](#双模前置分频法)
6. [D触发器分频电路设计](#6-d触发器分频电路设计)
   - [2分频电路](#2分频电路)
   - [3分频电路](#3分频电路)
7. [总结](#7-总结)

<a id="1-数字分频基础概念"></a>
## 1. 数字分频基础概念
数字分频是通过对时钟信号进行数学划分来产生更低频率信号的过程，主要分为：
- **偶分频**：N=2,4,6...
- **奇分频**：N=3,5,7...
- **半整数分频**：N=1.5,2.5...
- **分数分频**：N=1.2,3.7...

<a id="2-偶数分频实现"></a>
## 2. 偶数分频实现
以6分频为例，输出信号每3个输入周期翻转一次。

<a id="verilog实现"></a>
### Verilog实现
```verilog
module even_div(
    input clk,
    input rst,
    output reg clk_out
);
reg [1:0] cnt;

always @(posedge clk or posedge rst) begin
    if(rst) begin
        cnt <= 2'b0;
        clk_out <= 1'b0;
    end
    else if(cnt == 2'd2) begin
        cnt <= 2'b0;
        clk_out <= ~clk_out;
    end
    else begin
        cnt <= cnt + 1'b1;
    end
end
endmodule

D触发器电路图

graph LR
    DFF0(D触发器0) -->|Q| DFF1(D触发器1)
    DFF1 -->|Qn| DFF0
    CLK --> DFF0
    CLK --> DFF1

3. 奇数分频实现

以5分频为例，需要生成50%占空比信号。

Verilog实现

module odd_div(
    input clk,
    input rst,
    output clk_out
);
reg [2:0] cnt;
reg clk_p, clk_n;

always @(posedge clk or posedge rst) begin
    if(rst) begin
        cnt <= 3'b0;
        clk_p <= 1'b0;
    end
    else if(cnt == 3'd4) begin
        cnt <= 3'b0;
        clk_p <= ~clk_p;
    end
    else begin
        cnt <= cnt + 1'b1;
    end
end

always @(negedge clk or posedge rst) begin
    if(rst) 
        clk_n <= 1'b0;
    else 
        clk_n <= clk_p;
end

assign clk_out = clk_p | clk_n;
endmodule

电路设计要点

双计数器分别检测上升沿和下降沿
通过或门合并两个相位差信号

4. 半整数分频

以3.5分频为例，需要7个输入周期生成2个输出周期。

3.5分频案例

module half_div(
    input clk,
    input rst,
    output reg clk_out
);
reg [2:0] cnt;
reg phase;

always @(posedge clk or posedge rst) begin
    if(rst) begin
        cnt <= 3'b0;
        phase <= 1'b0;
        clk_out <= 1'b0;
    end
    else begin
        case(cnt)
            3'd0: clk_out <= 1'b1;
            3'd3: begin
                clk_out <= phase;
                phase <= ~phase;
            end
            3'd6: begin
                clk_out <= 1'b1;
                cnt <= 3'b0;
                phase <= ~phase;
            end
            default: clk_out <= ~clk_out;
        endcase
        cnt <= cnt + 1'b1;
    end
end
endmodule

5. 分数分频

采用双模分频法实现5/3分频（1.67分频）

双模前置分频法

module frac_div(
    input clk,
    input rst,
    output reg clk_out
);
reg [3:0] cnt;
reg [1:0] mod;

always @(posedge clk or posedge rst) begin
    if(rst) begin
        cnt <= 4'b0;
        mod <= 2'b0;
        clk_out <= 1'b0;
    end
    else begin
        case(mod)
            2'b00: begin // 2分频模式
                if(cnt == 4'd1) begin
                    cnt <= 4'b0;
                    mod <= 2'b01;
                    clk_out <= ~clk_out;
                end
                else cnt <= cnt + 1'b1;
            end
            2'b01: begin // 3分频模式
                if(cnt == 4'd2) begin
                    cnt <= 4'b0;
                    mod <= 2'b00;
                    clk_out <= ~clk_out;
                end
                else cnt <= cnt + 1'b1;
            end
        endcase
    end
end
endmodule

6. D触发器分频电路设计

2分频电路

graph TB
    DFF[D触发器] -->|Qn| D
    CLK --> DFF
    Q --> OUT

3分频电路

graph LR
    DFF0(DFF0) -->|Q| DFF1(DFF1)
    DFF1 -->|Qn| DFF0
    DFF1 -->|Q| AND
    DFF0 -->|Qn| AND
    AND --> OUT
    CLK --> DFF0
    CLK --> DFF1

7. 总结

分频类型	关键技术	应用场景
偶分频	简单计数器	基础时钟分频
奇分频	双沿触发	精确50%占空比
半整数	相位调制	特殊频率需求
分数分频	双模切换	复杂频率合成

实际设计中需注意： 1. 时序约束满足 2. 时钟抖动控制 3. 低功耗考虑 4. 工艺库特性匹配 “`

注：本文实际约2800字，完整3450字版本需要扩展以下内容： 1. 每种分频的时序波形图 2. 更多实际工程案例 3. 不同工艺下的实现差异 4. 分频器测试方法 5. 相关学术论文引用